主板复位电路：复位电路的工作原理 利用复位发生器复位

主板复位电路：复位电路的工作原理 利用复位发生器复位（共2篇）

1.主板复位电路：复位电路的工作原理 利用复位发生器复位 篇一

1.1微分型复位电路

微分型复位电路的等效电路如图3所示。以高电平复位为例。建立如下方程：

电源上电时，可以认为Us为阶跃信号，即。其中U0是由于下拉电阻R在CPU复位端引起的电压值，一般为0.3V以下。但在实际应用中，Us不可能为理想的阶跃信号。其主要原因有两点：（1）稳压电源的输出开关特性；（2）设计人员在设计电路时，为保证电源电压稳定性，往往在电源的输入端并联一个大电容，从而导致了Us不可能为阶跃信号特征。由于第一种情况与第二种情况在本质上是一样的，即对Us的上升斜率产生影响，从而影响了的URST的复位特性。为此假Us的上升斜率为k，从0V～Us需要T时间，即：

当T<<τ时，Us上电时可等效为阶跃信号。与前相同，当T>>τ时，令A=T/τ，则：

即此时的复位可靠性较前面的好。

另一种情况就是设计人员将一些开关性质的功率器件，如大功率LED发不管与单片机系

统共享一个稳压电源，而单片机系统的复位端采用微分复位电路，由此也将造成复位的不正常现象。具体分析如图4所示。

将器件等效为电阻RL，其中开关特性即RL很小或RL很大两种工作状态。而稳压电源的基本工作原理是：ΔRL→ΔI→ΔU→-ΔI→-ΔU。从中可以看出，负载的变化必然引电流的变化。为了分析简单，假设R>RL，并且R>>R0.这样，可以近似地钭以上电路网络看作两个网络的组合，并且网络之间的负载效应可以忽略不计。

第一个电路网络等效为一个分压电路。当RL从RLmin→Rlmax时，使其变化为阶跃性持，则UA为一个赋的阶跃信号。

UA（t）=[Rlmax/(Rlmax+R0)]Ut≥0

UA(t)=[Rlmin/(Rlmin+R0)]Ut<0

用此阶跃信号作为第二个电路网络，一阶微分电路的输入，则可得下式：

(d/dt)UA(t)=(1/RC)URST(t)+(d/dt)URST(t)

URST(0)=0

解之得：

从上式可以看出，由于负载的突变和稳压电源的稳压作用，将在复位端引入一个类脉冲，从而导致CPU工作不正常。

1.2积分型复位电路

此电路的等效电路如图5所示。仍以高电平复位为例，同样可以建立如下方程：

当系统上电时，假设Us(t)=AU（t）为阶跃函数，U0=0，则：

当反相器正常工作后，Uc若仍能保持在VIL以下，则其输出就可以为高电平；而且如果从反相器正常工作后开始，经过不小于复位脉冲宽度的时间TR后，Uc才能达到VIL以上，那么上电复位就能保证可靠。所以在实际应用中，设计人员常常将R、CF的值增大以提高时间常数，并且应用具有斯密特输入的CMOS反相器以提高抗干扰性。然而此复位电路常常在二次电源开关相对较短的时间间隔情况下出现异常。这主要是由于放电回路与充电回路相同，导致放电时间常数较大，从而导致UC电压下降过度。为此有文献[2]介绍如图6所示的改进电路。

从图6可以看出放电回路的时间常数一般远远小于充电时间常数。这时，上面所提到的重复开关电源而造成上电复位不可靠的现象就可以得到控制。然而，由于放电时间常数过短，降低了此复位电路在工作中对电源电压波动的不敏感性。例如，当电源电压有波动时，此时由于放电过快，从而有可能造成Uc低于反相器的VIL电压值，带来不必要的复位脉冲。此现象在单片机工作于Sleep方式与Active方式切换，而电源输出功率又相对较弱时可能出现。为此提出针对以上现象的改进积分型复位电路（如图7所示）。图7中，R1<

1.3比较器型复位电路

比较器型复位电路的基本原理如图8所示。上电复位时，由于组成了一个RC低通网络，所以比较器的正相输入端的电压比负相端输入电压延迟一定时间。而比较器

的负相端网络的时间常数远远小于正相端RC网络的时间常数，因此在正端电压还没有超过负端电压时，比较器输出低电平，经反相器后产生高电平。复位脉冲的宽度主要取决于正常电压上升的速度。由于负端电压放电回路时间常数较大，因此对电源电压的波动不敏感。但是容易产生以下二种不利现象：（1）电源二次开关间隔太短时，复位不可靠；（2）当电源电压中有浪涌现象时，可能在浪涌消失后不能产生复位脉冲。为此，将改进比较器重定电路，如图9所示。这个改进电路可以消除第一种现象，并减少第二种现象的产生。为了彻底消除这二种现象，可以利用数字逻辑的方法与比较器配合，设计如图10所示的比较器重定电路。此电路稍加改进即可作为上电复位与看门狗复位电路共同复位的电路，大大提高了复位的可靠性。

1.4看门狗型复位电路

看门狗型复位电路主要利用CPU正常工作时，定时复位计数器，使得计数器的值不超过某一值；当CPU不能正常工作时，由于计数器不能被复位，因此其计数会超过某一值，从而产生复位脉冲，使得CPU恢复正常工作状态。典型应用的Watchdog复位电路如图11所示。此复位电路的可靠性主要取决于软件设计，即将定时向复位电路发出脉冲的程序放在何处。一般设计，将此段程序放在定时器中断服务子程序中。然而，有时这种设计仍然会引起程序走飞或工作不正常[3]。原因主要是：当程序“走飞”发生时定时器初始化以及开中断之后的话，这种“走飞”情况就有可能不能由Watchdog复位电路校正回来。因为定时器中断一真在产生，即使程序不正常，Watchdog也能被正常复位。为此提出定时器加预设的设计方法。即在初始化时压入堆栈一个地址，在此地址内执行的是一条关中断和一条死循环语句。在所有不被程序代码占用的地址尽可能地用子程序返回指令RET代替。这样，当程序走飞后，其进入陷阱的`可能性将大大增加。而一旦进入陷阱，定时器停止工作并且关闭中断，从而使Watchdog复位电路会产生一个复位脉冲将CPU复位。当然这种技术用于实时性较强的控制或处理软件中有一定的困难。

2专用复位芯片简介（MAX813L）

目前，在市场上有许多流行的专用复位芯片，了解它们的工作原理对电路可靠性的分析及设计至关重要。以Maxim公司生产的MAX813L为例，解剖专用复位芯片的一般工作原理。对于其它芯片，可根据本文所提供的四种复位电路一一对其分析即可求得结论。

MAX813L具有上电复位、Watchdog输出、掉电电压监视、手动复位四大功能。具体原理框图如图12所示。本文局限于讨论复位电路部分及看门狗定时器部分。从图12中可以看出，WDI（WatchdogInput）主要是作为Watchdog计数器重定用的。在1.6秒内若CPU不触发复位看门狗定时器，则WDO（WatchdogOutput）将输出低电平。复位电路分为手工复位与上电复位。从原理图12中可以看出，上电复位与本文图10所提到的电路原理相同，即用比较器产生触发信号触发触发器，以此产生复位信号。同时，对时基产生的脉冲进行定，当复位时间达140毫秒时，Reset发生器产生一脉冲使复位信号无效。上电复位时，只要电压低于4.63V，复位信号Reset就有效；当电源电压超过4.63V时，Reset信号仍将继续保持140毫秒左右，以保证CPU复位可靠后无效。手动复位时，MR（ManualReset）接地时间不小于150纳秒，则可产生一个手动复位过程。即在复位端产生140毫秒的有效复位信号（高电平有效）。若将WDO端与MR连接，则可组成上电复位及看门狗复位电路。

3复位电路设计时的注意点

本文所提到的各种复位电路中，微分复位电路简单，但易引入干扰没有监控CPU运行的能力；积分复位电路简单可靠，但由于对电源电压波动不敏感，从而有可能出现CPU由于电源电压的瞬间过低而造成工作不正常的情况；比较器复位电路电路较复杂，工作可靠；Watchdog复位电路电路较复杂，工作可靠并且具有监控CPU运行的能力。在使用中应根据电路板的空间、电源电压特性、系统运行现场等情况，综合考虑而定。般有以下几条可供参考：

（1）在使用微分型复位电路并且使用稳压电源时，应考虑在电容输入端加入适当的电感以减少负载突变而引起的干扰复位脉冲的产生。在电路板空间有限的情况下可以选用此复位电路。

（2）在使用积分型复位电路时，一方面应着重考虑上电复位时电源电压的上升率，特别在电源电压上升率较小时，应考虑用较为复杂的比较型复位电路。另一方面应考虑电路是否有降压举措以降低功耗，若有则应考虑二极管的正向压降对复位电路的影响。

（3）在设计比较器型复位电路时，应着重考虑电源电压的波动性。当系统工作在恶劣环境下时，外界干扰的窜入可能引起毛刺电压，从而导致不正常的复位。为此有必要根据手刺电压的峰峰值以及脉宽采取以下措施：（a）当毛剌电压峰峰值没有达到电源电压的正常值与系统正常工作所需最低电压值之差时，可适当降低比较器的复位电压下限；（b）当毛刺电压峰峰值超过电源电压的正常值与系统正常工作所需电压之差时，一方面应采取措施降低毛刺电压，另一方面应采用较为复杂的比较器型上电复位电路（如图10所示）。

（4）在选用或自己设计Watchdog型复位电路时，应注意输入Watchdog的“喂狗”信号应该是沿信号，而不是电平信号，同时应考虑撤销复位电压的电源电压值应大于系统最小正常电压值。

2.主板复位电路：复位电路的工作原理 利用复位发生器复位 篇二

一般而言,So C中的复位通常包括上电复位、外部复位、软件复位和看门狗(Watch Dog)复位,合理分配这些复位所作用的模块和范围非常重要。同时,由于So C在系统复位后需要将程序从Flash搬移至SRAM,此段时间内MCU及相关模块必须保持复位状态,以防止错误执行未准备好的程序,因此复位顺序需要特别留意。此外,对于异步复位的释放需要考虑亚稳态带来的影响。随着测试的重要性越来越突出,可测性设计DFT(DesignFor Test)在可控性和可观测性等方面对复位网络的设计也提出了要求。

本文设计的电路综合考虑了上述各种因素,能够妥善处理各种复位信号之间的关系及释放顺序,产生正确合理的复位信号,并对DFT设计加以支持。如图1所示。

1复位电路设计

图1所示的So C中复位电路的结构框图,由上电复位处理电路、外部复位处理电路、软件复位与看门狗(Watch Dog)复位处理电路和复位信号产生等几部分组成。

图2所示为So C复位电路设计实现的实际门级电路图。

1.1上电复位处理电路

So C通常会在芯片上电时进行系统复位。该复位信号(如图1中POR)一般来自于So C的模拟部分,与时钟信号的相位关系是不确定的,相对于数字部分而言是一个异步复位信号,故在复位释放时容易引起亚稳态的问题。上电复位处理电路用于实现对POR的同步化处理,以减少亚稳态对电路带来的影响[2,3]。如图3所示,使用两组同步器在CLK域和CLK_32K域分别对POR进行同步化处理。经同步处理后的por_32k和por_clk大大减小了POR释放时可能引起的亚稳态影响,能够提供稳定有效的异步复位。

1.2外部复位处理电路

So C中另一个常用的复位信号来源于芯片的外部复位管脚(图1中external_reset)。外部复位信号容易受到外界环境的干扰,如果该复位信号使用外部按键,还容易引发抖动,造成复位电平的波动,引起系统的不稳定,因此在设计中需要使用去抖电路进行滤波。

图4所示为外部复位处理电路的实际电路图。该电路首先对外部复位信号external_reset进行滤波,再将滤波后得到的复位信号经CLK域同步化处理得到最终的复位信号ext_porn,然后送至复位信号产生电路。

经实验测定,在本设计环境下需要滤除宽度为90μs以下的毛刺。由于设计中使用了频率为32 k Hz的时钟CLK_32K,为了简化电路,使用5级D触发器DFF(D Flip-Flop)级联来完成滤波功能。其中D1、D2为同步器,对external_reset在CLK_32K域做同步化处理[4];之后经过D3、D4、D5分别得到external_reset的延迟信号。由于CLK_32K的一个周期大约为30μs,并且external_reset为低电平有效,故将各延迟信号经过一个“或”门输出即可得到滤波后的复位信号;该信号经D6、D7、D8后,得到最终的经过CLK域同步化处理的复位信号ext_porn,送至复位信号产生电路。其中,D6的作用是将滤波后的复位信号寄存,为D7、D8组成的同步器提供稳定的寄存器输出,以避免由于布线及“或”门对信号造成不对称延迟所引起的毛刺被同步器捕获,从而进一步降低亚稳态的影响。

图5所示为Xilinx自带工具Chip Scope获得的65μs低电平信号输入到外部复位管脚时的波形图。从图中可以看到,在此输入下系统没有复位发生。

图6所示为Chip Scope获得的124μs低电平信号输入到外部复位管脚时的波形图。从图中可以看到,在此输入下系统所有模块均被复位。

由图5和图6所显示的结果可以看出,本设计的外部复位处理电路可以将90μs以下的毛刺滤除。

1.3软件复位与Watch Dog复位处理电路

软件复位在软硬件协同工作的So C中不可或缺。在某些特定的情况下,需要在软件的控制下对系统或者其中某些特定模块进行复位。此外,So C中通常使用Watch Dog在程序“跑飞”的情况下使系统复位至初始化状态。图7所示为软件与Watch Dog复位电路,其中soft_reset是软件复位信号,WDT是Watch Dog复位信号,二者均为高电平有效。由D9、I1和A1所组成的电路用来检测soft_reset或WDT的上升沿;由D10、D11、D12和O3组成的电路将信号展宽后,经过反相器I2输出,送给复位信号产生电路。

1.4复位信号产生

So C中的复位信号来源繁多,不同的复位信号作用的模块也有所不同,需要对各复位信号进行处理,以得到系统中每个模块所需的复位信号。复位信号产生电路将经过滤波和同步化处理后得到的各个复位信号进行收集,再根据系统需求,经过相应的处理,产生符合要求的各种复位信号,最终分配至系统中各模块,连接至各寄存器复位端。

1.4.1 DMA模块复位电路

So C在系统上电后,由DMA模块将存储于Flash中的程序读出,然后写入SRAM中供MCU执行。在此过程中,芯片中除DMA之外的其他模块(尤其是MCU)仍然处于复位状态。因此,DMA模块的复位电路需要独立于So C的复位网络单独设计。

图2中包括中DMA模块复位信号(dma_rstn)的产生电路。图中,flash_program来自于Flash控制模块,用来指示Flash当前的状态。Flash在芯片外部控制下被烧录时,flash_program信号一直保持高电平,dma_rstn输出为低电平,此时DMA处于复位状态,不进行程序搬移的操作;当Flash完成烧录后,flash_program信号变为低电平,DMA进入正常工作状态时,开始从Flash搬移数据。同样,在外部复位或上电复位之后,DMA开始从Flash中搬移数据。

1.4.2 CGU模块复位信号的产生

So C中通常包含时钟产生单元CGU(Clock Generate Unit),主要完成对系统时钟分频、时钟切换等工作。为保证系统的稳定性,该模块中的寄存器仅在上电复位信号和外部复位信号的作用下才进行复位,因此仅需将经处理后的ext_porn直接送至该模块。

1.4.3 MCU复位信号的产生

MCU的复位来源包括上电复位、外部复位以及软件/Watch Dog复位。在复位顺序上,为了防止MCU在系统尚未准备好时执行程序,通常会将MCU的复位一直保持有效,直至系统中其他所有模块就绪并且程序准备好才被释放。在本设计中,MCU的复位一定要在DMA模块完成程序搬移之后释放。因此,MCU的复位逻辑中包含了DMA模块输出的状态标志信号dma_over,该信号用来指示DMA已经完成了程序搬移,MCU可以离开复位状态开始执行程序。

1.4.4其他模块复位信号的产生

系统中其他模块包括接口电路和Flash控制电路,在上电和Flash烧录结束时都需要将其复位。因此,这些模块的复位电路也需要独立设计。

图8所示为系统中其他模块复位信号产生电路。D10、I3、A3组成的电路用来检测flash_program的下降沿,经过反相器I4之后,与ext_porn、soft_WDT一起经过与门A4送出。

1.5 DFT设计相关电路

芯片测试的原则之一是要求被测电路具备良好的可控性。由于So C中各寄存器的复位端信号全部来自于复位网络的寄存器输出端,在ATPG(Auto Test Pattern Generation)测试模式下,这些寄存器输出会迫使位于扫描链中后级的寄存器输出值被强制清零,从而覆盖正确的测试采样值,违背了可控性的原则。因此,需要在电路中使用选择器,将所有寄存器的复位端旁路至外部复位管脚,以满足可控性的要求,这样就避免了芯片测试过程中前级寄存器的输出端对后级寄存器清零的问题,保证了测试的有效进行。Mux的选择端信号(如图2所示M1~M7的S端)使用测试使能信号scan_en,当退出测试模式回到正常工作模式时,So C中各寄存器复位端从外部可控复位管脚切换至正常复位网络,功能不受影响。

2设计结果与分析

本设计采用Verilog语言编写代码,使用NC-Verilog工具进行电路仿真。此外,将整个系统设计适配至Xilinx Spartan-6 FPGA上进行了验证,并通过Xilinx自带工具Chip Scope观察设计结果。

由于软件复位和WDT复位信号的处理方式一致,故只给出软件复位测试结果。图9所示为软件复位时系统复位信号产生情况,除了cgu_rstn之外,其余复位信号均将进入复位状态。

图10所示为flash_program结束时的验证结果。此时,dma_rstn撤离复位状态;per_rstn有一个系统时钟周期的复位;而MCU一直处于复位状态,直到DMA完成了程序的搬移(dma_over为高电平),MCU才撤离复位状态;cgu_rstn一直为高电平,即cgu模块没有被复位。

本文设计了一种片上系统复位电路,针对So C的特点,可以正确稳定地产生各模块所需要的复位信号,同时可以满足DFT设计的要求。Xilinx Spartan-6 FPGA验证结果表明,该电路能够满足系统的应用需求,可以有效正确地复位系统中的各模块,同时可以滤除90μs以下的外部干扰信号。该设计已成功应用于电容式触控芯片中。

摘要：设计了一种片上系统(SoC)复位电路。该电路能对外部输入信号进行同步化处理以抑制亚稳态,采用多级D触发器进行滤波提升抗干扰能力,并且控制产生系统所需的复位时序以满足软硬件协同设计需求。同时,完成了可测性设计(DFT)。基于Xilinx spartan-6 FPGA进行了验证。结果表明该电路可以抑制90μs以下的外部干扰信号,并能正确产生系统所需的复位信号。

关键词：片上系统,复位电路,亚稳态,DFT

参考文献

[1]谢平.基于龙芯IP核SoC芯片的FPGA验证技术研究[J].电子技术应用,2010,36(10):128-131.

[2]CUMMINGS C E,MILLS D.Synchronous resets?Asyn-chronous resets?I am so confused!How will I everknow which to use?[M/OL].(2002-04-xx)[2012-07-31].http://www.sunburst-design.com.

[3]KLEEMAN L,CANTONI A.Metastable behavior in digitalsystems[J].IEEE Design&Test of Computers,1987,4(6):4-19.