数字钟vhdl设计报告

数字钟vhdl设计报告（8篇）

1.数字钟vhdl设计报告 篇一

摘要

数字电子钟是一种用数字显示秒﹑分﹑时的记时装置，与传统的机械时钟相比，它一般具有走时准确﹑显示直观﹑无机械传动装置等优点，因而得到了广泛的应用。数字电子钟的设计方法有许多种,例如,可用中小规模集成电路组成电子钟；也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟；还可以利用单片机来实现电子钟等等。本课程设计采用的是中小规模集成电路法，时钟信号发生器采用32768Hz的CMOS石英谐振器制作，产生1Hz时钟脉冲；用74LS290设计两个六十进制的计数器对“分”、“秒”信号计数，二十四进制计数器对“时”信号计数、再通过“时”、“分”校正电路进行时间的校正，实现数字电子钟的功能。

关键词

数字电子钟；中小规模集成芯片；计数器；数字电子技术

设计的目的

（1）加强对电子制作的认识，充分掌握和理解设计个部分的工作原理、设计过程、选择芯片器件、电路的焊接与调试等多项知识。（2）把理论知识与实践相结合，充分发挥个人与团队协作能力，并在实践中锻炼。（3）提高利用已学知识分析和解决问题的能力。（4）提高实践动手能力

设计用到的仪器和零件

计数器（3片CD4518、CD4081）、显示译码器（6片CD4511）、6片共阴极数码管、二极管、电阻、电容、晶振（32.768kHz）、集成计数器（CD4060、CD4013）、开关、接线座、PCB板等元件。

数字钟的结构及基本工作原理

结构

数字电子时钟实际上是一个对标准频率（1Hz）进行计数的计数电路。由于计数的起始时间不可能与某一个标准时间（如东八时区时间）一致，故需要在电路上加上一个对“时”、“分”进行校正的校时电路，同时为了提高计时的准确性，信号发生器产生的标准的1Hz时间信号必须做到准确稳定，通常使用石英晶体振荡器电路构成数字电子时钟中的信号发生器电路的主元件。

（1）晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。

（2）分频器电路将32768Ｈz的高频方波信号经3276次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。

（3）时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为12进制计数器。

（4）译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。

（5）数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，本设计提供的为ＬＥＤ数码管。

工作原理

（1）秒脉冲产生电路— CD4060

14位二进制串行计数器 CD4060。CD4060 是由一振荡器和 14 级二进制串行计数位组成。振荡器的结构可以是 RC 或晶振电路。CR 为高电平时，计数器清零且振荡器停止工作。所有的计数器均为主-从触发器，在 CP1（和 CP0）的下降沿，计数器以二进制进行计数。在时钟脉冲线上使用斯密特触发器对时钟的上升和下降时间无限制。利用CD4060组成32.768 kHz振荡器，再经过内部分频器14分频从其第3脚输出2Hz（32.768 kHz /214 = 2 Hz）的脉冲信号。焊接完毕后，通电测试 LED指示灯闪烁，1秒钟闪烁 2次。说明该电路正常工作

（2）分脉冲产生电路— CD4518 CD4518，是一种同步加计数器，在一个封装中含有两个可互换二 / 十进制计数器，其功能引脚分别为1～7和9～15。该计数器是单路系列脉冲输入（1 脚或 2 脚；9 脚或 10脚），4路BCD码信号输出(3脚～6脚；{11}脚～{14}脚)。此外还必须掌握其控制功能，否则无法工作CD4518有两个时钟输入端CP和EN，若用时钟上升沿触发，信号由CP输入，此时EN端应接高电平“1”, 若用时钟下降沿触发，信号由EN端输入，此时CP端应接低电平“0”,不仅如此，清零（又称复位）端CR也应保持低电平“0”，只有满足了这些条件时，电路才会处于计数状态，若不满足则不工作。值得注意，因输出是二/十进制的BCD码，所以输入端的计数脉冲到第十个时，电路自动复位0000状态。另外，CD4518无进位功能的引脚，但电路在第十个脉冲作用下，会自动复位，同时第6脚或第14 脚将输出下降沿的脉冲，利用该脉冲和EN端功能，就可作为计数的电路进位脉冲和进位功能端供多位数显用。（3）小时脉冲产生电路— CD4518 与分脉冲产生电路的结构工作原理相同，只是为24进制。

（4）与门电路— CD4081 CD4081为14脚封装，四2输入与门。在数字钟电路中的作用：将CD4518置为60进制、24进制计数器。

（5）2分频电路— CD4013 CD4013 是双 D 触发器芯片，为14脚封装，在数字电路中常用来进行锁存数据，组成分频电路等。CD4013 在数字钟电路中的作用：将 CD4060 产生的2Hz 脉冲2分频（2进制计数器），输出 1Hz 的秒脉冲。（6）译码显示电路— CD4511 CD4511 是一片 CMOS BCD —锁存 / 7 段译码 / 驱动器，用于驱动共阴极LED数码管显示器的BCD码—七段数码管译码器。具有BCD转换、消隐和锁存控制、七段译码及驱动功能的CMOS电路，能提供较大的拉电流。共阴 LED 数码管是指 7 段 LED 的阴极是连在一起的，在应用中应接地。限流电阻要根据电源电压来选取，电源电压5V时，可使用300Ω左右的限流电阻。（7）秒、分、时校准电路—开关S3、S2、S1 分、时校准电路：利用开关手动输入脉冲，S2、S1每按下一次，相应的时、分的数字加一。秒校准电路：正常计时工作时，S3闭合；进行秒校准时，S3断开，暂停秒计时，等标准时间一到，立即闭合S3，恢复正常走时。

课程设计电路的组装与调试

组装

（1）核对元器件清单：是否有缺件；

（2）检查印制电路板：是否有断线、短路等；（3）焊接电阻：摆放整齐一致，黄色环在下边；（4）焊接二极管：1N4148，注意极性；（5）焊接跨线：剪下二极管引脚，焊J1~J6；（6）焊接集成电路座：注意缺口位置与图一致；（7）焊接无极性电容、晶振：注意C的字在正面；（8）焊接数码管：注意小数点在右下方；（9）焊接发光二极管：LED，注意极性；（10）焊接开关、电解电容、接线座。（1）判断二极管1N4148，LED的极性；

（2）判断电阻阻值：读色环、用万用表测量；（3）安装集成芯片12片：芯片型号不要装错，缺口位置与图/座一致，缺口左下方为1脚；（4）安装数码管：注意小数点在右下方；

（5）安装电容：正负极性，无极性C的字放在正面（6）最后检查焊接质量：焊点有无虚焊、瑕疵。

调试

（1）安装完成后通电，观察各个模块的工作情况；（2）若数码管不亮，检查地线通否，3脚接地否；（3）若整个电路不工作，分模块检查，各个部分 的接线、安装、功能是否正常；（一般方法）（4）芯片工作是否正常：首先检查电源，„„；（5）秒、分、时校准部分：测试是否功能正常。

总结与心得

通过这次课程设计，加强了我动手、思考和解决问题的能力。在设计中用的芯片可能与平时常见的不一样，但原理一样，同时我还理解到，同样功能可以由不同的芯片实现，需遵行简单，经济的原则，从而最大程度符合目标设计。课程设计是一次难得的锻炼机会，让我们能够充分利用所学过的理论知识还有自己的想象的能力，另外还让我们学习查找资料的方法，以及自己处理分析电路，设计电路的能力。这些对我来说都是一个很好的提高。我趁着做课程设计同时也是对课本知识的巩固和加强，由于课本上的知识太多，平时课间的学习并不能很好的理解和运用各个元件的功能，而且考试内容有限，所以在这次课程设计过程中，我们了解了很多元件的功能，并且对于其在电路中的使用有了更多的认识。另外还学习到了一些仿真软件，比如Proteus等学习软件，给设计提供了很大的便利。

同时，这次课设还让我明白，困难是成功的台阶，只有一级级走上去才能有所收获。工科院校的学生应当这样多参与实践，多去运用自己所学的知识，为将来工作打下基础。

2.数字钟vhdl设计报告 篇二

在信号处理领域, 为了得到周期信号的准确频谱, 要求截取的数据长度应为信号周期的整数倍, 可使用倍频器来实现。倍频器的功能即为在两脉冲之间等间隔地插入一定数量的脉冲, 使经过倍频器的信号输出频率为其输入频率的整数倍。对信号实现倍频可以有很多种方法, 就最简单的倍频来说, 可以将一列数字信号进行适当的延迟, 然后再与原始信号相异或, 生成的信号为原始信号的倍频。在高频电子设计中常用锁相环来实现倍频。锁相环是一个误差调节系统, 它利用自身内部的调节使得锁相环反馈端的信号在频率和相位上与输入端的原始信号相同。运用这个特性可以在锁相环的输出端与反馈端之间加入计数器, 为了能够在反馈端得到相同频率和相位的信号, 锁相环会根据计数器所设定的计数初值来加倍原始信号, 从而在输出端得到倍频信号。这种方法会因为锁相环的特性而不同, 锁相环的精度和速度会对倍频的结果造成很大的影响, 但是锁相环存在跟踪速度慢的缺点并且它在低频段的性能很难满足实际要求。

本文讨论了数字倍频的工作原理, 采用VHDL语言实现了各个功能模块并在Max+plusⅡ环境下通过VHDL编程并仿真结果, 然后再通过相连, 搭建成整个数字倍频器的系统结构图, 整个系统在一片FPGA芯片上实现, 整个系统精简, 具有灵活的现场可更改性, 设计成本也相对较低。

1数字倍频器原理[1]

数字倍频器的原理框图如图1所示, 其中fc是作为数字倍频器晶振的高频时钟信号, fi为输入信号, 经过倍频得到了输出信号fo, 且fo=K·fi, 即fo是fi的K倍频。从图1中可以看出, 输入信号fi的周期Ti内对时钟信号fc进行计数, 设在周期Ti内计数值为N, 即得

${\rm N}=\frac{f{}_c}{f{}_i}$。

同时, 将N除以倍频系数K, 所得商的整数部分作为下一步的分频系数。则

fo=|N/K|fc。

将两式相代可以得出fo=|N/K|Nfi, 若N/K能整除时, fo=Kfi将实现倍频器的功能。当N/K不能整除时, 将产生误差, 这是由于舍去$\frac{{\rm N}}{{\rm K}}$整除后的余数而产生的截断误差。

2 设计方案

由数字倍频器的工作原理可以看出, 整个系统由计数器、除法电路和分频电路组成。由于N不能整除以K时, 就会产生误差。

设$\frac{{\rm N}}{{\rm K}}$的余数为L=MOD (N, K) , 则这种截断误差致使实际输出的脉宽与理想脉宽之差为L/K个时钟周期Tc。在一个输入周期中, 这种数字倍频器输出脉冲的位置误差是输出脉宽误差的累积。随着时间的推移, 输出脉冲的位置误差将越来越大, 由于截除L而导致第n个输出脉冲的位置误差为

Δn= (nL/K) Tc, 1≤n≤K。

为了补偿因舍去$\frac{{\rm N}}{{\rm K}}$整除后的余数而产生的截断误差, 应改进$\frac{{\rm N}}{{\rm K}}$的除法电路, 不但要求能实现$\frac{{\rm N}}{{\rm K}}$的整除, 而且能实现计算$\frac{{\rm N}}{{\rm K}}$的余数的计算。

改进除法电路后, 相应的分频电路也应进行改进。由于除法电路产生结果包含商和余数两部分, 分频电路相应改成任意分数分频的分频器。除法电路和分频电路的改进, 减少测量误差, 然后再通过个分频器, 将测得的输出信号与输入信号之间的倍频关系更加准确。

为了提高在周期Ti内对fc进行计数和除法运算运行效率, 可以将计数部分和除法电路进行整合。

综上所述可以得出, 整个系统由除法电路模块和分数分频电路模块组成。

3 各模块基于FPGA的设计实现

3.1 除法电路模块[2]

除法电路模块为计算N/K的商和余数。计算N/K的商时, 可以先对时钟信号fc进行K分频, 然后在输入信号fi的周期Ti内对时钟信号fc的K分频信号进行计数, 这样, 就可以实现N/K的商。对N/K的余数的计算方法, 则可以在对时钟信号fc进行K分频时, 进行内部计数, 当计数值达不到K时, 而此时恰好输入信号的一个周期Ti结束, 这时计数值为N/K的余数, 而当计数值等于K时恰好N/K整除。

当输入信号fi为时钟信号fc的13倍时, 选择倍频系数为4时, 除法电路仿真结果如图2所示。此时, fi=13fc, K=4, 除法电路仿真结果为:商是3, 余数为1, 符合设计要求。

3.2 分数分频模块

由于$\frac{{\rm N}}{{\rm K}}$的除法电路模块计算出$\frac{{\rm N}}{{\rm K}}$的商和余数, 所以分频电路要实现任意分数分频。文献[3]中提出分数分频器的实现方法, 即通过控制两种不同分频比出现的不同次数来获得所需要的分数分频。该模块的原理如图3所示, 由可预置数的可控双模分频器和可预置的波形发生器两部分组成。根据任意分数分频器的控制参数, 可以得到, 波形发生器的低电平数为m=K-MOD (N, K) , 高电平数为n=MOD (N, K) , 双模分频器的模数为Fn=|N/K|+1。

可预置数的可控双模分频器是根据的Co值选择分频模数, 当Co为0时, 选择Fn-1分频;当Co为1时, 选择Fn分频。波形发生器中m和n的大小分别决定输出波形的每个周期中低电平与高电平所持续的输入时钟周期的个数。图4所示是对$2\frac{1}{4}$分频电路的仿真, 由上面的参数选择方法可以得出, m=3, n=1, Fn=3。

4 实验仿真[4]

将除法电路模块和分频电路模块按实现原理连接起来, 生成的整体模块通过 Max+plusⅡ仿真。选择输入信号频率为时钟信号频率的19倍, 倍频系为2, 在Max+plusⅡ仿真如图5所示。

由图5可得, 输出时钟信号频率为输入信号频率的2倍, 验证了编程的正确性。

5 结论

本设计在分析了数字倍频器的特点后, 利用除法电路和分数分频电路实现了倍频器的电路。在使用Altera公司的软件Max+plusⅡ仿真可得, 本设计能够在一定范围内实现对输入的倍频要求。

摘要：介绍了数字倍频电路的工作原理, 分析了倍频器产生误差的原因, 然后给出用VHDL语言来实现数字倍频器的方法, 并用Max+plusⅡ通过仿真进行了验证。

关键词：VHDL,数字倍频器,分数分频器

参考文献

[1]林霄舸, 段尚枢, 付景峰.一种低频高精度全数字化倍频器.哈尔滨工业大学学报, 1995;27 (3) :109—113

[2]侯伯亨, 顾新.VHDL硬件描述语言与数字逻辑电路设计.西安:西安:电子科技大学出版社, 2002:134—164

[3]尹辉炳, 张涛.基于VHDL的全数字分数分频器设计.科学技术与工程.2006;6 (12) :1610—1611

3.数字钟vhdl设计报告 篇三

摘要：近几年嵌入式Internet开始迅猛发展，但绝大多数嵌入式Internet都使用微控制器和相应的软件来实现。本文介绍一种基于硬件来实现嵌入式Web Server的方案。该方案的核心思想是用VHDL语言来设计实现，并且用FPGA进行验证。

关键词：VHDL Internet协议 控制信息协议 数据报

最近几年随着Internet应用的迅猛发展，Internet的通信协议，特别是TCP/IP协议，已成为嵌入式Internet的主体构架；然而，仅仅使用嵌入TCP/IP协议对许我应用来说远远不够，它们要求更高层次的信息传输和交换方式。在原有嵌入TCP/IP协议基于上加入HTTP/1.1将构成一个功能较为简单的嵌入式Web Server，它可以接收和发送一些简单的数据和命令。如果再将这些嵌入通信协议和Web功能用VHDL来实现的话，将大大降低嵌入成本，满足嵌入式产品对Web功能的要求。

1 嵌入式Web Server中的协议裁减

嵌入式Web Server中用到的通信协议较多，若全部采用，将导致整个嵌入式Web Server异常复杂，而且费用显著增加。因此，为保证嵌入式Web Server最简化，必须对一些主要的通信协议进行相关的裁减，减小整个硬件设计的复杂性。

1.1 IP协议

IP在网络中主要实现2个基本功能：寻址和分段。IP可以根据数据报头中包括的目的地址将数据报传送到目的地。在此过程中，IP负责选择传送的通道。如果有些网络内只能传送小的数据报，IP可以将数据报重新组装并在报头域内说明。

(本网网收集整理)

在嵌入式Web Server中，由于只需传送一些简单的数据和命令，数据报的长度很小，足以适合在任何网络中传送，因此对于分段的功能可以裁减不要。

IP数据包头如图1所示。

在IP数据包头中，服务类型是指一些服务质量的参数，这些参数用于在特定网络指示所需要的服务。而选项包括时间戳，安全和特殊路由，在数据包中可以没有。因此，为简化嵌入Web Server的复杂程度，这2个字段都可以忽略，而且不用作任何处理。标识是发送时用于帮助重组分段包的，段偏移量是指示这个段在数据报中什么位置。由于不采用分段功能，因此这些字段都无须考虑也不用作任何处理，而且标记字段第2位必须为1，表示是不可分段的。

1.2 ICMP协议裁减

ICMP协议用于报告在数据报过程中的错误，它在以下几种情况下发送ICMP消息：未达目的地、超时、参数总是、源拥塞、重定向、回送或回送响应、时间戳和时间戳响应、信息请求或信息响应。

由于嵌入式Web Server只是一个具有简单Web功能的模块，并且它对外部传感器和网络之间只是简单的数据传输和命令的发布；因此跟成本相比较而言，许多可靠性措施可以忽略不计，只考虑一些必要。在ICMP消息报告中，回送或回送响应消息、信息请求或信息响应消息在网络信息处理中至关重要，因此予以采用；其它消息报告可以忽略，保证嵌入式Web Server最简化。

1.3 TCP协议裁减

TCP，即传输控制协议，是一种面向连接的传输层协议。通过使用序列号和确认信息，TCP协议能够向发送方提供到达接收方的数据包的传送信息。当传送过程中出现数据包丢失情况时，TCP协议可以重新发送丢失的数据包，直到数据成功到达接收方或者出现网络超时为止。TCP协议还可以识别重复信息，丢弃不需要的多余信息。使网络环境得到优化。如果发送方传送数据的速度大大快于接收方接收数据的速度，TCP协议可以发送和接收的数据响应。TCP协议能够把数据传送信息传递给所支持的更高层次的协议或应用使用。

但在嵌入式Web Server中，考虑到实现的`情况和复杂性，对于TCP协议，除了采用数据包传送机外，重新发送和数据流控制机制都可以忽略不计。因此在嵌入式Web Server中，只传送一些简单的数据和命令，而且数据量很少，因此，在系统中不会产生网络拥塞，只需在其它客户端或访问端上用流量控制机制就可以了。同时由于嵌入式Web Server功能简单，重新发送的可靠性不大；如果真的要求重发的话，可以与嵌入式Web Server重新进行连接，来完成传送任务。

2 硬件结构

由于TCP协议、IP协议和ICMP协议被简化，整个协议的处理只需由协议状态机来完成。它须负责接收IP数据报、做相应的检验和消息处理、协议解释、根据接收到的信息进行TCP状态的转换、构造IP发送数据报。

整个嵌入式Web Server的硬件结构如图2所示。嵌入式

Web Server由本地网络协议处理器、TCP处理器、IP数据包接收和发送处理及存储器、嵌入式Web Server IP的地址寄存器、传感器数据采集接口组成。在嵌入式Web Server的传感器数据采集接口的数据直接传送到主页存储器中。

IP数据报处理检查数据报是否发送给嵌入式Web Server以及是否有效。

TCP状态机是一个简化的TCP连接过程，只有6个状态，不包括错误情况和错误处理。

HTTP的存储器包含了接收到的HTTP的报头。如果接收到的IP包体有一个有效HTTP载荷，那么HTTP/1.0协议解释器会搜索存储器寻找相应的回答。IP数据报构造器根据HTTP/1.0协议解释器搜索结果构造发送的包体。其中地址、端口号、确认号、序列号是根据接收到的数据包体产生的，而校验码是根据发送的数据产生。其它信息则是从数据接口和主页内存中形成的。

整个硬件设计采用了VHDL语言，采用Xilinx的FPGA进行仿真。

3 VHDL设计

整个嵌入式Web Server的具体的VHDL设计在这里不多说明，只介绍其核心的TCP状态机的状态转移顺序和转移条件的设计。整个协议状态机有6种状态，还可以分离出6种事件，这些事件的发生可以引起状态间相互转换，如图3所示。

SYN表示连接请求；ACK（SYN）表示连接确认；RST表示拒绝建立连接；FIN（CLOSE）主动关闭连接请求；ACK（FIN）关闭连接确认；TIME OUT计时等待结束。

TCP状态机的VHDL的设计代码省略。

4 结论

4.数字时钟设计开题报告 篇四

设计(论文)题目： 基于单片机的家庭报时系统硬软件设计

1、目的及意义

单片机是为了实现控制功能而设计的一种微型计算机，它的应用首先是控制功能，即实现计算机控制。单片机自20世纪70年代问世以来，以其极高的性能价格比，受到人们的重视和关注，应用很广、发展很快。单片机体积小、重量轻、抗干扰能力强、环境要求不高、价格低廉、可靠性高、灵活性好、开发较为容易。由于具有上述优点，在我国，单片机已经渗透到我们生活的各个领域。单片机控制技术主要研究如何控制计算机技术和自动控制理论应用于工业生产过程中。随着科学技术的不断发展，单片机报时控制技术的应用领域已经日益广泛，如在冶金、化工、电力、自动化机床、工业机器人控制、柔性制造系统和计算机集成制造系统等工业测控方面，已经取得了令人瞩目的研究与应用成果，并在国民经济中发挥着越来越大的作用。

自从有了时间的概念，人们就开始研究如何计时。随着时代的发展，尤其是近些年来科学技术的飞速发展，计时的方式有了很大的进步，现在，也可以说是前些年，计时系统并不单单具有计时的功能，大都带有定时、自动报时的功能，并且，这种技术日趋完善，现在已被广泛的应用在我们生活、生产的方方面面，大到大型的企业集团，小到一个学校的定时系统以及家用的具有智能性的闹钟等。例如奥运会倒计时显示屏、铁路安全日显示屏、生产线看板、体育比赛记时屏、大型室外高亮度时钟等，这类产品覆盖银行、医院、地铁车站、体育运动、电视台、监控系统、高大建筑物等行业。而在这些时钟里，带自动报时功能的时钟以其特有的方式得到了更广泛的研究。 报时系统最重要的一个特性就是体现出其控制时间的准确性、精确性。本设计任务正是以时间为控制对象，设计一个由单片机控制的报时系统。我所设计的基于单片机的自动报时系统，它不仅能实现数字电子时钟的各种功能，如具有较时、调时、定时、闹钟等功能，而且还能实现定点报时的功能。实现时钟可提供秒、分、时、日、星期、月和年的显示。本设计具有简单，实用性强，成本低，使用维护方便，软件功能强，运行稳定可靠等优点。

2、研究(设计)的基本内容、目标、拟采用的技术方案及措施

研究(设计)的基本内容:

本设计是基于单片机为控制核心，采用模块设计法完成多功能电子钟的设计。本设计采用LED液晶显示屏显示时间，并在特定的定时时间到时，采用简单的单片录放音电路(ISD4004)准点报时，设计中还用到键盘输入电路，可通过按键实现定时，调时等功能，最后在LED液晶显示屏上显示。当然，整个设计过程需要单片机的编程来实现，然后通过仿真软件对各个模块和主电路进行仿真，确保系统的完整运行。

研究的基本目标:

设计出自动报时系统各个模块的电路，实现模块与模块之间的连接，完成各个模块的C语言编程，最终通过protel仿真技术来实现软件的编程和调试，使得系统完美运行。

拟采用的技术方案及措施:

(1)硬件平台设计：我所设计的是一个自动报时系统，自动报时系统用到的单片机芯片是AT89C51芯片，除此之外还包括晶振电路和复位电路构成单片机最小应用系统;还有独立式按键电路;动态显示电路;语言报时电路等等。系统电路设计框图如下图1所示。

(2)软件平台设计：自动报时系统用到了DS1302芯片，在此设计中用定时器来完成动态扫描显示，要有主程序，本设计使用按键来对DS1302写入时间校时，对时，设定时间的，所以要有DS1302的写时钟程序。语音报时系统中采用了ISD4004录放音芯片，因此还需要完成报时系统的定点报时程序。

(3)仿真及调试：系统调试包括硬件调试和软件调试，程序的调试一个模块一个模块的进行，单独调试各功能子程序，通过PROTEL仿真软件和KEIL软件来验证程序。

3、进度安排

3.2-3.7 查阅设计题目的相关资料

3.7-3.20 修改、完善开题报告，技术方案要详细具体、明确无误

3.21-3.28 学习51单片机，C语言的相关知识

3.29-4.14 确定电子钟的设计方案，完成最小系统的设计和写出汇编语言 的源代码

4.15-4.22 搭建最小系统模块，进行调试并且修改

4.23-4.30 撰写毕业设计论文目录，需要获得指导老师认可

5.1-5.17 根据论文目录撰写正文，内容层次清楚，格式规范、完善论文

5.18-5.24 上传论文

5.27-6.2 打印论文，准备答辩

4、参考文献

[1]陈权昌, 李兴富. 单片机原理及应用. 华南理工大学出版社,.8

[2]唐勇. 基于单片机的电子钟的设计. 湖南工学院, 2007

[3]谭浩强.C程序设计(第三版).北京.清华大学出版社，2007

[4]朱善军等.单片机接口技术与应用.北京.清华大学出版社,

[5]刘宁. 单片机多功能时钟的设计. 浙江海洋学院,

[6]黄智伟.全国大学生电子设计竞赛系统设计[M]. 北京：北京航空航天大学出版社，

[7]陈海宴.51单片机原理及应用[M].北京航空航天大学出版社，.

[8]何宏主.单片机原理与接口技术. 北京：国防工业出版社. 2006.07 [9]李及，赵利民.MCS-51系列单片机原理与应用.长春:吉林科学技术社，1995.

[10]李陪金.C语言程序设计案例教程.西安：西安电子科技大学出版社，.1

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[12]李勋.单片机实用教程[M].北京：航空航天大学出版社,.6.

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[14]Leung Kin Chiu ,Kavanagh, P.Designing a clock cleaner with an on-demand digital sigma-delta modulator .Global Conference on Signal and Information Processing (GlobalSIP), IEEE .2013 , Page(s): 671 C 674.

5.数字电子时钟课程设计报告-2 篇五

20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。时间对人们来说总是那么宝贵，工作的忙碌性和繁杂性容易使人忘记当前的时间。忘记了要做的事情，当事情不是很重要的时候，这种遗忘无伤大雅。但是，一旦重要事情，一时的耽误可能酿成大祸。例如，许多火灾都是由于人们一时忘记了关闭煤气或是忘记充电时间。尤其在医院，每次护士都会给病人作皮试，测试病人是否对药物过敏。注射后，一般等待5分钟，一旦超时，所作的皮试试验就会无效。手表当然是一个好的选择，但是，随着接受皮试的人数增加，到底是哪个人的皮试到时间却难以判断。所以，要制作一个定时系统。随时提醒这些容易忘记时间的人。

钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。

论文的研究内容和结构安排

本系统采用石英晶体振荡器、分频器、计数器、显示器和校时电路组成。由LED数码管来显示译码器所输出的信号。采用了74LS系列中小规模集成芯片。使用了RS触发器的校时电路。总体方案设计由主体电路和扩展电路两大部分组成。其中主体电路完成数字钟的基本功能,扩展电路完成数字钟的扩展功能。论文安排如下：

1、绪论 阐述研究电子钟所具有的现实意义。

2、设计内容及设计方案 论述电子钟的具体设计方案及设计要求。

3、单元电路设计、原理及器件选择 说明电子钟的设计原理以及器件的选择，主要从石英晶体振荡器、分频器、计数器、显示器和校时电路五个方面进行说明。

4、绘制整机原理图 该系统的设计、安装、调试工作全部完成。

（一）设计内容要求

1、设计一个有“时”、“分”、“秒”（23小时59分59秒）显示且有校时功能的电子钟。

2、用中小规模集成电路组成电子钟，并在实验箱上进行组装、调试。

3、画出框图和逻辑电路图。4、功能扩展：(1)闹钟系统

(2)整点报时。在59分51秒、53秒、55秒、57秒输出750Hz音频信号，在59分59秒时，输出1000Hz信号，音像持续1秒，在1000Hz音像结束时刻为整点。(3)日历系统。

（二）设计方案及工作原理

数字电子钟的逻辑框图如图1所示。它由石英晶体振荡器、分频器、计数器、译码器显示器和校时电路组成。振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。秒计数器满60后向分计数器进位,分计数器满60后向小时计数器进位,小时计数器按照“24翻1”规律计数。计数器的输出分别经译码器送显示器显示。计时出现误差时,可以用校时电路校时、校分。

三、单元电路设计 1.秒脉冲产生电路(1)1KHZ 振荡器

振荡器由 555 定时器组成。图 3‐1 中是 由 555 定时器构成的 1KHZ 的自

激振荡器 ,其原理是

0.7(2R3+R4+R5)C4=1ms f=1/t=1KHZ。

2、计数器

秒脉冲信号经过6级计数器，分别得到“秒”个位、十位，“分”个位、十位以及“时”个位、十位的计时。“秒”、“分”计数器为60进制，小时为24进制。1、60进制计数器

(1)计数器按触发方式分类

计数器是一种累计时钟脉冲数的逻辑部件。计数器不仅用于时钟脉冲计数，还用于定时、分频、产生节拍脉冲以及数字运算等。计数器是应用最广泛的逻辑部件之一。按触发方式，把计数器分成同步计数器和异步计数器两种。对于同步计数器，输入时钟脉冲时触发器的翻转是同时进行的，而异步计数器中的触发器的翻转则不是同时。

(2)60进制计数器的工作原理

“秒”计数器电路与“分”计数器电路都是60进制，它由一级10进制计数器和一级6进制计数器连接构成，如图4所示，采用两片中规模集成电路74LS90串接起来构成的“

秒

”、分

”

计

数

器。

IC1是十进制计数器，QD1作为十进制的进位信号，74LS90计数器是十进制异步计数器，用反馈归零方法实现十进制计数，IC2和与非门组成六进制计数。74LS90是在CP信号的下降沿翻转计数，Q A1和 Q C2相与0101的下降沿，作为“分”（“时”）计数器的输入信号，通过与非门和非门对下一级计数器送出一个高电平1（在此之前输出的一直是低电平0）。Q B2 和Q C2计数到0110，产生的高电平1分别送到计数器的清零R0(1)，R0(2)，74LS90内部的R0(1)和R0(2)与非后清零而使计数器归零，此时传给下一级计数器的输入信号又变为低电平0，从而给下一级计数器提供了一个下降沿，使下一级计数器翻转计数，在这里IC2完成了六进制计数。由此可见IC1和 IC2串联实现了六十进制计数。其中：74LS90——可二/五分频十进制计数器 74LS04——非门 74LS00——二输入与非门 2、24进制计数器

小时计数电路是由IC5和IC6组成的24进制计数电路，如图5所示。当“时”个位IC5计数输入端CP5来到第10个触发信号时，IC5计数器自动清零，进位端QD5向IC6“时”十位计数器输出进位信号，当第24个“时”(来自“分”计数器输出的进位信号)脉冲到达时，IC5计数器的状态为“0100”，IC6计数器的状态为“0010”，此时“时”个位计数器的QC5和“时”十位计数器的QB6输出为“1”。把它们分别送到IC5和IC6计数器的清零端R0(1)和R0(2)，通过7490内部的R0(1)和R0(2)与非后清零，从而完成24进制计数。

3.组合的数字时钟

数字时钟系统的组成利用上面的六十进制和二十四进制递增计数器子电路 构成的数字钟系统

4、校时电路的实现原理 当电子钟接通电源或者计时发现误差时，均需要校正时间。校时电路分别实现对时、分的校准，由于4个机械开关具有震颤现象，因此用RS触发器作为去抖动电路。采用RS基本触发器及单刀双掷开关，闸刀常闭于2点，每搬动一次产生一个计数脉冲，实现校时功能

5.整点报时电路

电路应在整点前 10 秒钟内开始整点报时，即当时间在 59 分 50 秒到 59 分59 秒期间时，报时电路报时控制信号。

当时间在 59 分 59 秒到 00分 00 秒期间时，分十位、分个位和秒十位均保持不变，分别为 5、9 和 5，因此可将分计数器十位的 Qc 和 Qa、个位的 Qd 和 Qa及秒计数器十位的 Qc 和 Qa 相与，从而产生报时控制信号。报时电路可选7个74F08D 来构成

6、电路复位

四、译码与显示电路

1、显示器原理（数码管）

数码管是数码显示器的俗称。常用的数码显示器有半导体数码管，荧光数码管，辉光数码管和液晶显示器等。

本设计所选用的是半导体数码管，是用发光二极管（简称LED）组成的字形来显示数字，七个条形发光二极管排列成七段组合字形，便构成了半导体数码管。半导体数码管有共阳极和共阴极两种类型。共阳极数码管的七个发光二极管的阳极接在一起，而七个阴极则是独立的。共阴极数码管与共阳极数码管相反，七个发光二极管的阴极接在一起，而阳极是独立的。

当共阳极数码管的某一阴极接低电平时，相应的二极管发光，可根据字形使某几段二极管发光，所以共阳极数码管需要输出低电平有效的译码器去驱动。共阴极数码管则需输出高电平有效的译码器去驱动。

2、译码器原理（74LS47）

译码为编码的逆过程。它将编码时赋予代码的含义“翻译”过来。实现译码的逻辑电路成为译码器。译码器输出与输入代码有唯一的对应关系。74LS47是输出低电平有效的七段字形译码器，它在这里与数码管配合使用，表2列出了74LS47的真值表，表示出了它与数码管之间的关系。

四、详细设计与调试

4.1 秒脉冲的产生

秒脉冲发生器

脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体振荡器产生标准频率信号经过整形、分频获得1Hz的秒脉冲。石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整。如晶32768 Hz，通过15次二分频后可获得1Hz的脉冲输出。

4.2 秒计数、译码及显示部分的设计

秒计数译码电路

秒计数器为M=60的计数器，即显示00～59，采用中规模集成电路双十进制计数器至少需要2片，因为10 < M < 100。它的个位为十进制，十位为六进制。本电路采用两片74LS161实现。当个位计数至1010时，通过 74LS00 二输入与非门连至清零端达到清零，当达到0000时，产生上升脉冲送给十位。十位计数至0110时清零。调试

六．总结

6.基于VHDL的数字湿度计研究 篇六

湿度与人类的生存和社会活动密切相关。湿度检测、控制、报警等被广泛应用于各种场合,如军事、气象、农业、工业、医疗、建筑以及家用电器等方面[1]。

本文利用FPGA器件与HS1101湿度传感器设计实现了一种简易的数字湿度计,用于检测室内湿度,它具有结构简单、测量准确性高、稳定性好等优点。

1 硬件电路设计

数字湿度计硬件电路图如图1所示,由湿度检测电路、AD转换电路、FPGA电路板等组成。其中湿度检测电路采用HS1101湿度传感器用于检测室内湿度。该传感器具有性价比高、体积小、精度高、响应速度快等优点,广泛应用于仪表、空调、除湿机、加湿机、仓储、气象以及工业自动化等领域[2]。HS1101湿度传感器是一种利用电容原理检测的湿度传感器,相对湿度的变化和电容值呈线性规律,在检测中,电容值随着空气湿度的变化而变化。

因此,本文利用将电容值的变化转换成电压的变化,然后利用AD转换芯片ADC0804和FPGA器件进行数据采集[3]。

图1数字湿度计的硬件电路(参见右栏)

2 软件程序设计

根据系统的设计要求,将程序部分设计分为四个模块,包括分频模块、AD转换模块、数据转换模块、显示译码模块。采用QuartusⅡ开发平台和VHDL语言完成程序设计[4]。

2.1 分频模块

分频电路是FPGA设计中使用频率非常高的基本单元之一[5]。本设计的分频电路简单方便、节约资源、可移置性强、便于系统升级,同时在以后的FPGA设计中也有很大的应用空间。图2分频模块中是将50MHz时钟信号分频为2kHz的频率。

2.2 AD转换模块

AD转换模块如图3所示。从分频模块的输出端口clk_2k输出2kHz到AD转换模块的clock端口作为时钟频率信号;intr为中断信号;inputdata[7..0]为湿度数据输入端口,由湿度传感器检测的模拟信号,通过AD电路转换为数字信号传给inputdata[7..0]端口;cs是片选输出端口,writeout是写输出端口,readout是读输出端口,分别对应ADC0804的片选/CS、读控制/RD、写控制/WR的引脚;dataout[7..0]为数据输出端口。

图4为AD转换模块仿真图,当复位键reset为0时,输入数据为62时,输出数据为0;当复位键reset为1时,输入数据为28时,输出数据为28。

2.3 数据转换模块

数据转换模块是将AD转换后的数据(高4位,低4位)通过查表的方式,用BCD码形式来表示。ADC0804的基准电压为5V时,由于ADC0804是8位的AD转换器,因此最小电压准位是5/256=0.02V,利用湿度检测电路将1%RH改变对应0.02V电压变化。数据转换模块如图5所示。

如果输入AD转换后数据为0010 0011,通过查表可得high为00110010,low为00000011,再将得到的数据进行加法操作处理,得到输出湿度为35%RH,如图6所示。

2.4 显示译码模块

采用共阴数码管,当某一字段的阳极为高电平时,相应字段就点亮;当某一字段的阳极为低电平时,相应字段就不亮。显示译码模块如图7所示。

图7显示译码模块(参见右栏)

显示译码模块仿真图如下图8。输入为0,输出为01111111,数码管显示的是0;若输入为1,输出为00000110,则数码管显示的是1。

2.5 整体框图

整体框图如图9所示,共有四个模块组成。其中显示译码模块调用了两个。

3 结束语

利用FPGA器件与HS1101湿度传感器设计实现了一种简易的数字湿度计,用于检测室内湿度。采用QuartusⅡ开发平台和VHDL语言完成程序设计,通过仿真验证和下载验证,证明实现的湿度计具有结构简单、测量准确性高、稳定性好等优点。

摘要：湿度计是一种常用的检测仪器,文中利用FPGA器件与HS1101湿度传感器设计实现了一种简易的数字湿度计,用于检测室内湿度。该湿度计具有结构简单、测量准确性高、稳定性好等优点。

关键词：湿度,湿度传感器,VHDL,FPGA

参考文献

[1]章彬宏.基于CP:D的数字湿度计设计[J].现代电子技术,2004(19):93-94.

[2]周焱,胡氢.湿度传感器发展方向邹议[J].科技广场,2006(1):11 1-113.

[3]段广云.基于CPLD的数据采集系统[J].仪表技术与传感器,2008(6):74-78.

[4]徐志军,王金明,尹延辉.EDA技术与VHDL设计[M].北京:电子工业出版社,2009,1.

7.数电课程设计数字电子钟报告 篇七

数字电子技术课程设计报告

题目：

时间：

院校：

班级： 组员：

数字钟的设计与制作 09-10学年 武汉纺织大学机电工程学院测控技术与仪器专业《数字电子技术》课程设计报告

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一． 设计目的

数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。

因此，我们此次设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法.二．实现功能

1．要求内容

1）时以24为周期 2）分和秒以60为周期 3）能显示时、分、秒

4）具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间

2.发挥内容

1）星期的显示

2）计时过程具有报时功能

三．元器件

1．洞洞板2块

2．0.47uF电容1个 3．100nF电容1个

4．共阴八段数码管7个 5．网络线10米

6．CD4511集成块7块 7．CD4060集成块1块 8．74HC390集成块4块 9．74HC51集成块1块

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10．74HC00集成块4块 11．74HC30集成块1块 12．10MΩ电阻5个 13．74HC00集成块4块 14．L7805三端稳压管1个 15．30pF瓷片电容2个 16．9V电池1块

17．单刀双掷开关2个 18．单刀单置开关1个 19．74HC10集成块1块

各个芯片引脚图 1． CD74HC390

2．L7805稳压管

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3． CD4060

4． CD4511

5．74HC10

6．74HC30

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7．74HC51

8．74HC00

四、原理框图

1．数字钟的构成

数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不

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可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。

（a）数字钟组成框图

2． 晶体振荡与分频电路

（b）晶体振荡器

晶体振荡器电路给数字钟提供一个频率稳定准确的32.768KHz的方波信号，可保证数字

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钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。一般输出为方波的数字式晶体振荡器电路通常有两类，一类是用ＴＴＬ门电路构成；另一类是通过ＣＭＯＳ非门构成的电路，本次设计采用了后一种。如图（b）所示，无源晶震、电容和电阻构成晶体振荡器电路，CD4060实现分频。值得注意的是无源晶振是没有极性的，与电容C1、C2与晶体构成一个谐振型网络，完成对振荡频率的控制功能，实现了振荡器的功能。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确

晶体XTAL的频率选为32.768KHZ.该元件专为数字钟电路而设计,其频率较低,有利于减少分频器级数.从有关手册中,可查得C1,C2均为30pF.当要求频率准确度和稳定度更高时,还可接入校正电容并采取温度补偿措施.由于CMOS电路的输入阻抗极高,因此反馈电阻R可选为10MΩ.较高的反馈电阻有利于提高振荡频率的稳定性.2HZ

1HZ

（c）二分频

通常实现分频器的电路是计数器电路,一般采用多级2进制计数器来实现.例如,32768Hz的振荡信号分频为1HZ的分频倍数为32768(215),即实现该分频功能的计数器相当于15极2进制计数器.常用的2进制计数器有74HC393等.本实验中采用CD4060来构成分频电路.CD4060在数字集成电路中可实现的分频次数最高,而且CD4060还包含振荡电路所需的非门,使用更为方便.CD4060计数为14级2进制计数器,可以将32768HZ的信号分频为2HZ。再通过二进制计数器，将2Hz信号转化为1HZ，作为秒输入信号。

3． 时间计数电路

一般采用10进制计数器如74HC390等来实现时间计数单元的计数功能。由其内部逻辑框图可知，其为双2-5-10异步计数器，下降沿触发，并每一计数器均有一个异步清零端（高电平有效）。秒个位计数单元为１０进制计数器，无需进制转换，只需将QA与ＣPB（下降沿有效）相连即可。CPA与１ＨZ秒输入信号相连，QD可作为向上的进位信号与十位计数

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单元的CPB相连。

秒十位计数单元为６进制计数器，需要进制转换。将１０进制计数器转换为６进制计数器的电路连接方法如图 ２.４所示，其中Ｑ２可作为向上的进位信号与分个位的计数单元的CPA相连。

分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，只不过分个位计数单元的Ｑ３作为向上的进位信号应与分十位计数单元的ＣＰＡ相连，分十位计数单元的Ｑ２作为向上的进位信号应与时个位计数单元的ＣＰＡ相连。

时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为１２进制计数器，不是１０的整数倍，因此需将个位和十位计数单元合并为一个整体才能进行１２进制转换。利用１片７４ＨＣ３９０实现１２进制计数功能的电路如图（d）所示。

六进制电路

由74HC390、7400、数码管与4511组成，电路如图一。

U1A3123U2A12Com74HC00D74HC00DU5SEVEN_SEG_COM_KABCDEFGU3AV1 32Hz 5V141INA1INB21CLR31QA1QB1QC1QD5677126U413DADBDCDD5OAOBOCODOE1211109151474HC390D43~ELOF~BIOG~LTVCC5V4511BD将十进制计数器转换为六进制的连接方法

十进制电路

由74HC390、7400、数码管与4511组成，电路如图二。

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U4A3126U4B4574HC00D74HC00DComU3SEVEN_SEG_COM_KU1AV1 60Hz 5V141INA1INB21CLR31QA1QB1QC1QD5677126U213DADBDCDD5OAOBOCODOE12111091514ABCDEFGVCC5V74HC390D43~ELOF~BIOG~LT4511BD十进制接法测试仿真电路六十进制电路

由两个数码管、两4511、一个74HC390与一个7400芯片组成，电路如图三。

双六十进制电路

由2个六十进制连接而成，把分个位的输入信号与秒十位的Qc相连，使其产生进位，电路

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图如图四。

ComComSEVEN_SEG_COM_KU1B6453U1A12U4SEVEN_SEG_COM_KU7U11BABCDEFG64513DADBDCDD5OAOBOCODOE~ELOF~BI~LTOG1211109151421CLR141INA1INB3U10A12ABCDEFG74HC00D74HC00DU3B15122INA2INB142CLR132QA2QB2QC2QD11109U2712674HC00D74HC00DU8A31QA1QB1QC1QD5677126U913DADBDCDD5OAOBOCODOE12111091514VCC5V74HC390D43U1C891011U1D12134511BD74HC390DComVCCU643~ELOF~BI~LTOG5VSEVEN_SEG_COM_K74HC00D74HC00DABCDEFG84511BDComU15C91011U16DSEVEN_SEG_COM_K1213U14U3A131INA1INB21CLR1QA1QB1QC1QD5677126U513DADBDCDD5OAOBOCODOE1211109151474HC00D74HC00DU12B15122INA2INB142CLR132QA2QB2QC2QD111097126U13DADBDCDD5OAOBOCODOEABCDEFG***14V1 100kHz 5V474HC390D43~ELOF~BI~LTOGVCC74HC390D5V43~ELOF~BI~LTOG4511BD4511BD

二十四进制

星期

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由1个十二进制电路、2个六十进制电路组成，因上面已有一个双六十电路，只要把它与十二进制电路相连即可。

4．译码驱动及显示单元电路

选择ＣＤ４５１１作为显示译码电路；选择ＬＥＤ数码管作为显示单元电路。由CD4511把输进来的二进制信号翻译成十进制数字，再由数码管显示出来。这里的LED数码管是采用共阴的方法连接的。

计数器实现了对时间的累计并以8421BCD码的形式输送到CD4511芯片，再由4511芯片把BCD码转变为十进制数码送到数码管中显示出来。

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5．校时电路

由74CH51D、74HC00D与电阻组成，校正电路有分校正和时校正两部分。

IO1VCC正常输入信号5V校正信号R1IO2U2C9108小时校正电路J110Mohm74HC00D注意：分校时时，不会进位到小时。U11111213910U2DKey = A12R210MohmIO313U2A8123时计数器IO574HC00D1123674HC00D正常输入信号校正信号R3U3A10Mohm12U2B456分计数器IO6IO44574HC00D74HC51D3J274HC00DKey = B分钟校正电路分校正时锁定小时信号输入R410MohmU3B456图中采用基本RS触发器构成开关消抖动电路，其中与非门选用74HC00；对J1和J2，因为校正信号与0相与为0，而开关的另一端接高电平，正常输入信号可以顺利通过与或门，故校时电路处于正常计时状态，当开关打向上时，情况正好与上述相反，这时电路处于校时状态。74HC00D数字钟设计－校时电路部分

数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。即为用COMS与或非门实现的时或分校时电路，In1端与低位的进位信号相连；In2端与校正信号相连，校正信号可直接取自分频器产生的1HZ或2HZ（不可太高或太低）信号；输出端则与分或时个位计时输入端相连。当开关打向下时，因为校正信号和0相与的输出为0，而开关的另一端接高电平，正常输入信号可以顺利通过与或门，故校时电路处于正常计时状态；当开关打向上时，情况正好与上述相反，这时校时电路处于校时状态。

实际使用时，因为电路开关存在抖动问题，所以一般会接一个RS触发器构成开关消抖动电路，所以整个较时电路就如图。

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带有消抖电路的校正电路

6．整点报时电路

在59分51秒、53秒、55秒、57秒、59秒的时候，蜂鸣器报时

五、总接线元件布局简图

整个数字钟由时间计数电路、晶体振荡电路、校正电路、整点报时电路组成。

其中以校正电路代替时间计数电路中的时、分、秒之间的进位，当校时电路处于正常输入信号时，时间计数电路正常计时，但当分校正时，其不会产生向时进位，而分与时的校位是分开的，而校正电路也是一个独立的电路。

电路的信号输入由晶振电路产生，并输入各电路。

七、芯片连接总图

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接线图

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八、总结

1． 实验过程中遇到的问题及解决方法

a、测试过程中有1七段显示器不能正常工作

首先通过万用表检测各接线是否正确，是否出现了短路或者虚焊的情况，最后证明接线并美誉什么问题，最后我们通过并联另一显示器的方法检测出此显示器已损坏，然后就换了一个好的显示器。

b、各段电路的测试方法

我们首先在面包板上把电源的发生和频率的发生电路全部连接好，并检测其正常工作，然后每接好一部分电路就用其检测，没问题后再进行下一步的工作。

c、最后把电路全部接好后让数字钟走了一天后，数字钟出现数字显示不稳定和不能正常工作的情况

因为在数字钟正常工作的时候我们并没有去碰它，所以并不可能出现部分线断掉或者短路的情况，最后我们把主要检测重点就放在了对电池电压的检测和对各集成块的检测上面，最后检测出三端稳压管的输出电压只有3V,低于正常输出的5V电压，然后我们再对电池的输入电压进行检测，输入电压为8V，满足三端稳压管的输入条件，至此可以判断是三端稳压管出现的问题（可能由于工作时间过长而烧掉）。换上一新三端稳压管后，电路又恢复正常工作。

2． 设计体会

通过这次对数字钟的设计与制作，让我们了解了设计电路的程序，也让我们了解了关于数字钟的原理与设计理念，要设计一个电路总要先用仿真仿真成功之后才实际接线的。但是

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最后的成品却不一定与仿真时完全一样，因为，再实际接线中有着各种各样的条件制约着。而且，在仿真中无法成功的电路接法，在实际中因为芯片本身的特性而能够成功。所以，在设计时应考虑两者的差异，从中找出最适合的设计方法。

通过这次学习让我们各个芯片能够完成什么样的功能，使用芯片时应该注意哪些要点。同一个电路可以用那些芯片实现，各个芯片实现同一个功能的区别。另外，我们设计要从市场需求出发，既要有强大的功能，又要在价格方面比同等档次的便宜。

通过这次学习，让我们对各种电路都有了大概的了解，所以说，坐而言不如立而行，对于这些电路还是应该自己动手实际操作才会有深刻理解。

3． 对设计的建议

希望在我们动手制作之前，老师能够多给点集成块让我们选择，同一功能但是可以用不同的片子去实现其功能。另外在提供片子的时候应该准备好有多余的片子，因为我们谁也不能保证每一个片子都能够正常工作。

4． 未解决的问题

a用74HC390D的片子作为十进制时为什么也需要置零？

因为74HC390D本身就是十进制的片子，但当我们在试验箱上测试其功能时，当我们在十进制的情况下不置零，此时显示器上的数字就出现不稳定的情况，并且也不会按正常的加法去计数，当接了置零后，显示器就正常工作了。

b、24进制时其各位为什么不需要1010的置零输入？

8.数字幅频均衡功率放大器设计报告 篇八

《数字幅频均衡功率放大器》

参赛学生： 指导教师： 学 校： 院 系： 2009年9月5日

摘要：

本系统采用DSP作为主控制器，通过前置放大、滤波，经AD转换，对信号进行采样，把连续信号离散化，然后通过离散傅氏变换（DFT）运算，在时域和频域对音频信号各个频率分量以及功率等指标进行分析和处理，最后通过低频功放将信号放大，并通过计算机辅助设计软件MATLAB将处理后的参数送入DSP,同时将信息在液晶屏上显示出来。

关键词：DSP、FFT、数字均衡、低频功放、MATLAB 引言

随着数字信号处理(DSP)技术的发展，DSP技术已广泛应用于各个领域。借助于现代数字电子及数字信号处理技术，古老的音响技术也焕发出新的活力。本次大赛中我们选择了F题，围绕这一课题我们进行方案选择与论证、系统的软硬件设计与调试，基本实现了课目的各项指标也要求。并在此基础上，撰写了本报告的。

整个系统分为前置放大、信号滤波、数字均衡及功率放大几个部分，以下分别介绍。前置放大器的设计

2.1 前置放大的硬件设计和带阻网络

2.1.1 前置放大的硬件设计

可控增益宽带放大器由芯片AD603构成。AD603为单通道、低噪声、增益变化范围线性连续可调的可控增益放大器，AD603的带宽为90MHz时，其增益高达30dB.本课题中，我们选择两片AD603，构成如图.1所示的自动增益控制放大器。C1310VAD603输入电阻100欧C1710VR10R15R1310VC19J4U5U6128C113578R0103Q157R910VR74C141210VR114R011C18AGC时间常数电容CavQ21266J29C20R8C013+C12C15C16+12R12R16R14J35J512R17R18R1910V可编程放大器电路P14312

图.1可编程放大电路

2.1.2 带阻网络设计

本题中要求，所制作的带阻网络对前置放大电路所输出的信号v1进行滤波，根据题目要求，本次制作的带阻网络电路图如图.2所示。

图.2带阻网络

根据题目中所给的阻带网络结构，我们采用Multisim进行了辅助分析与设计，其幅频特性的分析结果如图.4所示。

图.3波特图

根据图.3可知，在以10kHz时输出信号v2电压幅度为基准，达到了最大衰减10dB的要求。数字均衡方法比较与选择

在音响系统中，均衡器可以分别调节音频信号的各频率成分增益，从而可以补偿扬声器和声场的缺陷。均衡器可分为三类：图示均衡器，参量均衡器和房间均衡器。传统的均衡器仅将音频信号按高频、中频、低频三段频率进行调节。采用数字信号处理技术可以实现对音频信号的更精细的调节，这类均衡器称为数字均衡器。数字均衡器可以作成图示EQ、参量EQ或者两者兼有的EQ，不仅性能指标优异，操作方便，而且还可同时储存多种用途的频响均衡特性，以供不同节目要求选用。数字均衡可以做到10段参量均衡和29段图示均衡，结合其它功能，如噪声门功能等。

在本次设计中，我们给出了一个有参量EQ或者两者兼有的EQ。其设计过程如下：

3.1 数字均衡器实现方案选择

方案一：采用ARM（嵌入式系统）实现数字均衡

基于精简指令集（RISC）的32位ARM微控制器具有一定的数字信号处理能力，可以用来实现简单的数字均衡器，但当均衡器的功能及性能要求较高时，ARM就不能胜任了。

方案二：采用基于DSP的数字信号处理系统

数字信号处理器具有强大的数字信号处理功能，能够胜任较为复杂的音频信号的各种处理功能，速度快，功耗低。但是DSP弱于事务管理。往往要结合其它处理器，实现友好的人机界面。

方案三：大规模可编程器件

利用大规模可编程器件实现的算法是以逻辑运算完成的最大优越性在于“高速”，实现算法的系统延时非常小，但价格较高。

综合以上各种因素，并考虑到我们的知识与能力，我们选择DSP实现音频信号的数字均衡，并以DSP实现简单的人机界面。

3.2 数字均衡算法选择

3.2.1 软件理论实现方案有三种，如下： 方案一：带通滤波器

根据数字均衡基本原理，我们可以采用一组中心频率和带宽符合一定要求、增益可调的带通滤波器（band-pass filter）实现均衡，并采用MATLAB等计算机辅助分析与设计工具，选择设计理想的滤波器，生成滤波函数的时域冲激响应系数，最后在DSP中以时域卷积的形式实现滤波与均衡。

方案二：傅立叶变换

傅立叶变换是将信号从时域变换到频域的一种变换形式，是信号处理领域中的一种重要的分析工具。离散傅立叶变换（DFT）是连续傅立叶变换在离散系统中的表现形式。在信号的频谱分析、系统分析、设计和实现中都会用到DFT的计算。快速傅立叶变换（FFT）算法，这是一种快速计算的DFT，可以明显降低运算量，大大地提高了DFT的运算速度。

序列x(n)的DFT表达式为：

N/21X(k)x(r)W1r02rkNWkNN/21r0x(r)W22rkN

DSP芯片的出现使FFT的实现变得更为方便。由于大多数DSP芯片都具有在单指令周期内完成乘法累加操作的功能，并且提供了专门的FFT指令，这使得FFT算法在DSP芯片中的实现速度更快，从而更加证实了用DSP的好处。综上所述，由于使用了DSP芯片，而DSP芯片里提供了专门的FFT指令，所以软件理论采用了傅立叶变换的方式。低频功放的硬件设计

由于甲类功率放大器的效率小于50%，所以不符合题目中≥60%的要求。B类功率放大器虽然效率较高，但是其交越较大，所以也不符合要求。AB类功放存在着交越失真，也不符合，所以选择D类功率放大器。D类功放具有效率高、体积小、输出功率大等优点。

对于D类功放有三种方案

4.1 采用专用的D类功放器件

此类经典D 类功放主要由脉冲宽度调制器、开关放大器和低通滤波器等三部分组成，由三角波发生器、比较器和音频输入信号构成脉宽调制器(PWM)；两只输出场效应管组成开关放大器；LF 和 CF 构成低通滤波器，用以恢复音频信号。驱动级用来驱动开关放大器，使放大器输出信号为在VDD和VDD 间切换的高频方波。

图.4经典D 类功放结构示意图

4.2 基于DSP或ARM的D类功率放大器件

首先对输入的音频PCM信号进行采样, 然后进入DSP 处理系统进行数字变换和滤波, 包括差值运算器, 数字低通滤波器和Σ-△调制器。然后用已经获得的二进制序列法去控制MOS管的通断, 并通过模拟的0~24K 的低通滤波器传输到模拟输出。

此方案是利用DSP 芯片的高速计算能力, 实现了数字功率放大器的功能及数字处理本身的特性, 整个放大过程的精度、信噪比和延时都可以通过对算法的修改来实现,。比PWM技术具有更大的灵活性, 且能实现较好的还原效果。

4.3 采用可编程器件实现D类功率放大器

在全数字音频功率放大器的设计中，采用了CPLD来实现将PCM数字语音数据转换成PWM信号，并在D类放大器的实现上采用了改进的PWM方案，实现了D类放大器具有效率高、滤波器设计简化等特点。

信号经过AD转换器进入DSP器件，再经过由CPLD构成的脉冲宽度调制器，产生的信号用来驱动级由MOS管构成的开关放大器，经滤波之后将信号反馈到输入端，与输入值作比较来减少输出波形的失真度。如图.5所示。

图.5 低频功放的组成框图

本次设计中，我们采用由高速模拟比较器、波形发生成及PID环节构的控制器。硬件系统的设计

5.1 DSP的硬件设计

本开发板配有8位数码管显示、16个按键的控制电路、外接21引脚液晶显示、2个138译码器、AD与DA转换器和丰富的外部扩展接口。具体功能和应用介绍如下。

5.1.1 DSP芯片介绍

此次竞赛采用TMS320C5416芯片，这个芯片的特点有：1采用哈佛结构，能同时对程序存储器、数据存储器进行操作；2采用多种线结构，可同时进行取指令和多个数据存取操作；3采用流水线操作；4配有专用的硬件乘法—累加器，可在一个周期内完成一次乘法和一次累加操作；5具有的特殊DSP指令；6快速的指令周期；7硬件配置强；支持多处理结构；省电管理和低功耗。

5.1.2 按键电路

本实验板有16个小按键，按键读写控制由138译码器（U10）的11、12脚结合两块SN74HC573芯片控制，以识别按键操作。138再由DSP的A12到A15端口（高四位地址）控制按键的选通。按键电路可以用于控制数码管显示、液晶显示等等，这主要由编程控制

5.1.3 液晶电路

实验板上提供外接21脚液晶，我们采用外接型号为ATM240128的液晶显示屏。

液晶显示内容由DSP的D0到D7端口外接10千欧电阻提供数据。液晶的现实控制由138译码器控制LCD使能端口、DSP_R/W控制WR和RD端口、DSP_A0、A1分别控制LED背景光源负极和数据命令选择端。

5.1.4 ADDA转换器

实验板AD转换器由贴片芯片TLV1571组成，DA转换器由贴片芯片TLV5619组成。

TLV1571 是TI 公司专门为DSP 配套制作的一种10 位并行A/D 转换器，具有速度高、接口简单、功耗低的特点，外围电路中通过A/D 转换器把模拟信号转换为数字信号，再由DSP 实时地对大量数据进行数字技术处理。TLV5619是美国德州仪器公司推出的高速低功耗DAC器件, 它是带有12位并行数字输入的电压输出 型DAC。该器件与TMS320系列器件的并行接口兼容, 采用2.7~5.5 V单电压供电。当使用LDAC管脚时, 它可以异步更新缓冲区的数据。当设置为低功率时, 其功耗仅为50 nW。软件设计

6.1软件流程图如图.10所示。

开始初步确定中心频率用matlab仿真进行辅助设计满足技术指标？YN参数处理导入CCS，进行仿真N满足技术指标？Y下载运行结束

图.10 软件流程图 系统测试

系统测试过程中，首先通过MATLAB仿真，按照竞赛要求设计20hz-20khz的衰减小于1.5分贝，得到滤波系数h(n),然后通过ccs进行数字信号处理。首先通过A/D转换，将模拟信号转换成数字信号，然后将输入的信号 与h(n)进行卷积，得到滤波的信号，本设计考虑到实行性，及稳定性采用40阶的FIR滤波器。在调试的过程中，遇到的问题很多，如实时性，首先用80阶的FIR,不能完成实时性，后来，通过调试改为40阶FIR滤波器。D类功放的测试分控制电路部分、功率主回路部分及系统总体测试。首先完成了，D类功放主回路的调试与测试，这部分调试通过后，再调试控制回路，完成了其中的高速PWM发生器，PID环节。设计总结

我们花了两个多月的时间来准备电子设计大赛，从9月2日起，比赛正式开始，到今日为止，整整四天三夜。在这些天的奋斗过程中，大家互相合作，互补不足。俗话说：“三个臭皮匠，顶个诸葛亮。”在这四天三夜里，我们集聚了个人的所长，及时的完成了我们选的题目。在这次的次赛中，我们对电子制作有了更加浓厚的兴趣，对数字信号处理、数字均衡、DSP及相关期间有了更进一步的了解，我们再完成任务的同时，也锻炼了我们吃苦耐劳的能力。但，由于初次参加此类比赛，对有些芯片还不是很了解，导致在比赛过程中，在芯片选择上，花费了大量的时间。这说明我们的准备工作做的还不是非常到位。

参考文献

[1]黄智伟.《 全国大学生电子设计竞赛系统设计》.北京航空航天大学出版社.2006年； [2]邹彦.《DSP原理及应用》.电子工业出版社

[3]曾宝国;曾妍.《D 类功率放大器的原理及应用》.四川信息职业技术学院